技术分享

1. 以二输入与门电路为例，介绍在Quartus II环境下的编程开发流程
启动QuartusII可以看到主界面由四部分构成：工程导向窗口、状态窗口、信息窗口和用户区。如图1.1所示。

                                            图1.1、QuartusII基本界面
(2) 利用向导，建立一个新项目。
     在File菜单中选择New Project Wizard...选项启动项目向导。
     Step1：如图1.2所示，分别指定创建工程的路径，工程名和顶层文件名。工程名和顶层文件可以一致也可以不同。一个工程中可以有多个文件，但只能有一个顶层文件。这里我们将工程名取为：simple，顶层文件名取为and2_gate。

图1.2、QuartusII项目名称、路径、顶层文件设定窗口

     Step2：点击Next>按钮，页面二是在新建的工程中添加已有Verilog HDL文件的，本实验不需做任何操作。
      Step3：点击Next>按钮，进入页面三，完成器件选择。器件的选择是和实验平台的硬件相关的，根据实验板，使用是MAX II系列型号为EPM1270T144C5的器件，封装为TQFP，管脚数144，速度等级为5，通过这些条件的限制，我们可以很快地在可选器件框（Available device）中找到相应的器件，如图1.3所示。

       图1.3、QuartusII中器件选择窗口        
   Step4：后面两步分别是对EDA工具的设定和工程综述，都不作任何操作。点击Finish完成工程创建。工程综述界面如图1.4所示

                           图1.4、QuartusII项目设定完成综述窗口(3) 新建一个Verilog HDL文件。
         Quartus II中包含完整的文本编辑程序（Text Editor），在此用Verilog HDL来编写源程序。新建一个Verilog HDL文件，可以通过快捷按钮 ，或快捷键Ctrl+N，或直接从File菜单中选择New...都可以，弹出页式对话框后选择Device Design Files页面的Verilog HDL File，点击OK按钮。(4) Verilog HDL程序输入。
在用户区Verilog HDL文件窗口中输入源程序，保存时文件名与实体名保持一致。
module and2_gate(a,b,c);
   input a,b;
   output c;
  
   assign c=a & b;
endmodule

(5) 对源程序进行语法检查和编译。
       使用快捷按钮 ，对以上程序进行分析综合，检查语法规范；如果没有问题则编译整个程序，使用 。如果出现问题，则对源程序进行修改，直至没有问题为止。

(6) 仿真。
       Quartus II内置波形编辑程序（Waveform Editor）可以生成和编辑波形设计文件，从而设计者可观察和分析模拟结果。Quartus II中的仿真包括功能仿真和时序仿真，功能仿真检查逻辑功能是否正确，不含器件内的实际延时分析；时序仿真检查实际电路能否达到设计指标，含器件内的实际延时分析。两种仿真操作类似，只需在Tools菜单中选择Simulater Tool，在其Simulater mode中进行选择即可，如图1.5所示。

                        图1.5、QuartusII项目仿真设定窗口
现以时序仿真为例，介绍仿真的具体操作过程：
           Step1、 新建一个波形文件：该过程与新建Verilog HDL文件类似，只是在弹出页式对话框后选择Other Files页面的Vector Waveform File。
           Step2、 在波形文件中加入所需观察波形的管脚：在Name中单击右键，选择Insert Node or bus...选项，出现Insert Node or bus对话框，此时可在该对话框的Name栏直接键入所需仿真的管脚名，也可点击Node Finder...按钮，将所有需仿真的管脚一起导入。Node Finder对话框如图1.6所示。

                     图1.6、QuartusII建立待仿真文件时的管脚及内部信号选择窗口
     在Pins下拉列表框中选择合适的选项，点击List按钮，将所需仿真的管脚移至Select Noder框中。点击OK进入波形仿真界面。